====== Pin Mapping for NEW Flink2 Configuration ======

{{:embedded_systems:zynq7000:hardware_b.2_marked_x.jpg?800|}}

<WRAP blindtable 100%>
<WRAP blindcell 30%>

^FPGA Pin^Flink Device^Flink Channel^
|G14|GPIO|0|
|J15|:::|1|
|B19|:::|2|
|A20|:::|3|
|D19|:::|4|
|E19|:::|5|
|F17|:::|6|
|M17|:::|7|
|K19|:::|8|
|M18|:::|9|
|J19|:::|10|
|L16|:::|11|
|K17|:::|12|
|L17|:::|13|
|K18|:::|14|
|H16|:::|15|
|H17|:::|16|
|G17|:::|17|
|F19|:::|18|
|G18|:::|19|
|F20|:::|20|
|G19|:::|21|
|G20|:::|22|
|H15|:::|23|
|G15|:::|24|
|Y12|:::|25|
|V11|:::|26|
|Y13|:::|27|
|V10|:::|28|
|V6|:::|29|
|W6|:::|30|
|V5|:::|31|
|U7|:::|32|
|T9|:::|33|
|V7|:::|34|
|U10|:::|35|
|V8|:::|36|
|T5|:::|37|
|W8|:::|38|
|U5|:::|39|


</WRAP>
<WRAP blindcell 30%>

^FPGA Pin^Flink Device^Flink Channel^
|T10|PWM|0|
|U12|:::|1|
|U13|:::|2|
|V12|:::|3|
|V13|:::|4|
|W13|:::|5|
|T14|:::|6|
|P14|:::|7|
|T15|:::|8|
|R14|:::|9|
|Y16|:::|10|
|W14|:::|11|
|Y17|:::|12|
|Y14|:::|13|
|T16|:::|14|
|V15|:::|15|
|U17|:::|16|
|W15|:::|17|
|U14|:::|18|
|U18|:::|19|
|U15|:::|20|
|U19|:::|21|
|N18|:::|22|
|N20|:::|23|

^FPGA Pin^Flink Device^Flink Channel^
|N15|PPWA|0|
|N16|:::|1|
|M14|:::|2|
|K16|:::|3|
|M15|:::|4|
|J16|:::|5|

^FPGA Pin^Flink Device^Flink Channel^
|V18|UART|TX[0]|
|W19|:::|RX[0]|
|N17|:::|TX[1]|
|P15|:::|RX[1]|

</WRAP>
<WRAP blindcell 30%>

^FPGA Pin^Flink Device^Function^
|P18|Watchdog|PWM|
|P16|Watchdog|Granted|

^FPGA Pin^Flink Device^Flink Channel^
|P19|FQD|0[A]|
|P20|:::|0[B]|
|T20|:::|1[A]|
|V20|:::|1[B]|
|U20|:::|2[A]|
|W20|:::|2[B]|
|Y18|:::|3[A]|
|V16|:::|3[B]|
|Y19|:::|4[A]|
|W16|:::|4[B]|
|R16|:::|5[A]|
|T17|:::|5[B]|
|R17|:::|6[A]|
|R18|:::|6[B]|
|V17|:::|7[A]|
|W18|:::|7[B]|

^FPGA Pin^Flink Device^ADC Pin^
|T11|ADC128S102|DIN|
|T19|:::|SCLK|
|R19|:::|CS|
|T12|:::|DOUT|

^FPGA Pin^Flink Device^ADC Pin^
|D20|AD7476|SCLK|
|F16|:::|CS|
|E18|:::|DATA|

</WRAP>
</WRAP>