Unterschiede

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--- embedded_systems:zynq7000:mapping_flink1 [2020-12-09 09:42] – Urs Graf
+++ embedded_systems:zynq7000:mapping_flink1 [2021-11-05 11:46] (aktuell) – Urs Graf
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 ====== Pin Mapping for flink1 Configuration ======
-^FPGA pin^flink device^channel number^FPGA pin^flink device^channel number^FPGA pin^flink device^channel number^
-|B19|gpio|0|G20|gpio|30|V20|gpio|60|
-|B20|:::|1|H20|:::|31|
+<WRAP blindtable 100%>
-|A20|:::|2|K14|:::|32|
+<WRAP blindcell 30%>
-|E17|:::|3|H15|:::|33|
-|D19|:::|4|J14|:::|34|
+^FPGA Pin^Flink Device^Flink Channel^
-|D18|:::|5|G15|:::|35|
+|B19|gpio|0|
-|E19|:::|6|N15|:::|36|
+|B20|:::|1|
-|F17|:::|7|L14|:::|37|
+|A20|:::|2|
-|L19|:::|8|N16|:::|38|
+|E17|:::|3|
-|M19|:::|9|L15|:::|39|
+|D19|:::|4|
-|L20|:::|10|M14|:::|40|
+|D18|:::|5|
-|M20|:::|11|K16|:::|41|
+|E19|:::|6|
-|M17|:::|12|M15|:::|42|
+|F17|:::|7|
-|K19|:::|13|J16|:::|43|
+|L19|:::|8|
-|M18|:::|14|V18|:::|44|
+|M19|:::|9|
-|J19|:::|15|W19|:::|45|
+|L20|:::|10|
-|L16|:::|16|N17|:::|46|
+|M20|:::|11|
-|K17|:::|17|P15|:::|47|
+|M17|:::|12|
-|L17|:::|18|P18|:::|48|
+|K19|:::|13|
-|K18|:::|19|Y19|:::|49|
+|M18|:::|14|
-|H16|:::|20|W16|:::|50|
+|J19|:::|15|
-|J18|:::|21|R16|:::|51|
+|L16|:::|16|
-|H17|:::|22|T17|:::|52|
+|K17|:::|17|
-|H18|:::|23|R17|:::|53|
+|L17|:::|18|
-|G17|:::|24|R18|:::|54|
+|K18|:::|19|
-|F19|:::|25|V17|:::|55|
+|H16|:::|20|
-|G18|:::|26|W18|:::|56|
+|J18|:::|21|
-|F20|:::|27|P19|:::|57|
+|H17|:::|22|
-|G19|:::|28|P20|:::|58|
+|H18|:::|23|
-|J20|:::|29|T20|:::|59|
+|G17|:::|24|
+|F19|:::|25|
+|G18|:::|26|
+|F20|:::|27|
+|G19|:::|28|
+|J20|:::|29|
+|G20|:::|30|
+|H20|:::|31|
+|K14|:::|32|
+</WRAP>
+<WRAP blindcell 30%>
+^FPGA Pin^Flink Device^Flink Channel^
+|H15|GPIO|33|
+|J14|:::|34|
+|G15|:::|35|
+|N15|:::|36|
+|L14|:::|37|
+|N16|:::|38|
+|L15|:::|39|
+|M14|:::|40|
+|K16|:::|41|
+|M15|:::|42|
+|J16|:::|43|
+|V18|:::|44|
+|W19|:::|45|
+|N17|:::|46|
+|P15|:::|47|
+|P18|:::|48|
+|Y19|:::|49|
+|W16|:::|50|
+|R16|:::|51|
+|T17|:::|52|
+|R17|:::|53|
+|R18|:::|54|
+|V17|:::|55|
+|W18|:::|56|
+|P19|:::|57|
+|P20|:::|58|
+|T20|:::|59|
+|V20|:::|60|
+|U20|:::|61|
+|W20|:::|62|
+|Y18|:::|63|
+|V16|:::|64|
+|U17|:::|65|
+</WRAP>
+<WRAP blindcell 30%>
+^FPGA Pin^Flink Device^Flink Channel^
+|W15|GPIO|66|
+|U14|:::|67|
+|U18|:::|68|
+|U15|:::|69|
+|U19|:::|70|
+|N18|:::|71|
+|N20|:::|72|
+|T15|:::|73|
+|R14|:::|74|
+|Y16|:::|75|
+|W14|:::|76|
+|Y17|:::|77|
+|Y14|:::|78|
+|T16|:::|79|
+|V15|:::|80|
+|T10|:::|81|
+|U12|:::|82|
+|U13|:::|83|
+|V12|:::|84|
+|V13|:::|85|
+|W13|:::|86|
+|T14|:::|87|
+|P14|:::|88|
+^FPGA Pin^Flink Device^ADC Pin^
+|T11|ADC128S102|DIN|
+|T19|:::|SCLK|
+|R19|:::|CS|
+|T12|:::|DOUT|
+^FPGA Pin^Flink Device^ADC Pin^
+|D20|AD7476|SCLK|
+|F16|:::|CS|
+|E18|:::|DATA|
+</WRAP>
+</WRAP>

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