Unterschiede

Hier werden die Unterschiede zwischen zwei Versionen angezeigt.

--- fpga:beispielpciegpio:start [2013-07-15 15:09] – tinner
+++ fpga:beispielpciegpio:start [2013-07-15 16:34] – tinner
@@ Zeile 8: / Zeile 8: @@
 ===== GPIO Block =====
+\\
 Als erstes soll genauer auf den GPIO Block eingegangen werden.
 Der Beispielcode kann {{:fpga:beispielpciegpio:gpio_avalon_bus_interface.rar|hier}} heruntergeladen werden. Die folgende Signale bestimmen das Avalon Interface:\\
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 oslv_avs_read_data : OUT STD_LOGIC_VECTOR(avs_data_width_gpio_if-1 DOWNTO 0);
 </code>
-Dabei bestimmt die Konstante avs_adress_width_gpio_if die Anzahl Register des Blocks die angesprochen werden können. In diesem Beispiel ist der Wert 1 also können 2 Register angesprochen werden. Wird die Adressweite auf 2 gesetzt könne 4 Register angesprochen werden etc.
+Dabei bestimmt die Konstante avs_adress_width_gpio_if die Anzahl Register des Blocks die angesprochen werden können. In diesem Beispiel ist der Wert 1 also können 2 Register angesprochen werden. Wird die Adressweite auf 2 gesetzt könne 4 Register angesprochen werden etc.\\
+Die Konstante avs_data_width_gpio_if bestimmt die Breite der Register. Hier 64 Bit obwohl davon nur 16 verwendet werden. Dies erleichterst später den C-Code im Linux Treiber.\\
+Die Daten vom Bus werden im folgend Codeabschnitt geschrieben:
+<code>
+IF isl_avs_write = '1' THEN
+  CASE islv_avs_adress IS
+    WHEN gpio_val_reg_address =>
+      gpio_val_reg <= islv_avs_write_data(nr_of_gpios-1 DOWNTO 0);
+    WHEN gpio_dir_reg_address =>
+      gpio_dir_reg <= islv_avs_write_data(nr_of_gpios-1 DOWNTO 0);
+    WHEN OTHERS => null;
+  END CASE;
+END IF;
+</code>
+Wenn also das write Signal high ist können je nach Wert des Adress Signals die Daten vom write_data Signal in einem anderen Register gespeichert werden.\\ Der Read-Teil funktioniert Analog dazu. Mit den gegeben Definitionen werden folgende Register bereitgestellt:\\
+\\
+^ Offset: ^ Grösse(Bit): ^ Name: ^ Richtung: ^Reset Wert: ^ Funktion:^
+| 0 | 16 |dir_reg | RW | 0x0000 | 1:GPIO Input, 0:GPIO Output|
+| 1 | 16 |value_reg| RW | 0x0000 |1:GPIO High, 0:GPIO Low|
+Danach müssen nur noch je nach Register Werten die Ausgänge gesetzt werden was mit folgendem Code gemacht werden kann:\\
+<code>
+FOR i IN 0 TO nr_of_gpios-1 LOOP
+  IF gpio_dir_reg(i) = '0' THEN --output
+    oslv_gpios(i) <= gpio_val_reg(i);
+  ELSE --input
+    oslv_gpios(i) <= 'Z';
+    gpio_val_reg(i) <= oslv_gpios(i);
+  END IF;
+END LOOP;
+</code>
+===== GPIO Block in Qsys einbinden =====
+\\
+Damit der erstellte Block in [[ fpga:qsys:start|Qsys]] verwendet werden kann muss dieser dort eingebunden werden. Dazu in einem ersten Schritt in Quartus über //Tools->Qsys// Qsys starten und beim erscheinenden Dialog Feld auf Abbrechen klicken. Danach links oben einen Doppelklick auf //New Component// ausführen.\\
+\\
+{{:fpga:beispielpciegpio:qsysstart.png?600}}
+\\
+Im sich öffnenden Fenster wählt man im Register //HDL Files// alle für den Block benötigten Files aus.\\
+\\
+{{:fpga:beispielpciegpio:qsysaddcomponent1.png?600|}}
+\\
+Im Register //Signals// werden die vorhandenen Signal ihrer Funktion und ihrem Interface zugewiesen. Im hier beschriebenen Beispiele wird für das Signal isl_clk bei Interface //New Clock Input..//, für isl_reset_n //New Reset Input..// und für das Signal oslv_gpios //New Conduit..// ausgewählt. Für die übrigen Signale wählt man das bereits erstellt avalon_slave_0 aus. Danach muss noch die Spalte //Signal Type// ausgefüllt werden. Das ganze sollte dann so aussehen wie in der folgenden Abbildung:\\
+\\
+{{:fpga:beispielpciegpio:qsysaddcomponent2.png?600|}}
+\\
+Danach können mit einem klick auf //Remove Interfaces With No Signals// alle unnötigen Interfaces entfernt werden. Danach müssen beim avalon_slave_0 Interface die Clock und die Reset Quelle eingestellt werden. Ebenfalls bei der reset_sink muss ein Clock eingestellt werden. Damit sollten dann alle Fehlermeldungen unten im Fenster verschwunden sein. \\
+\\
+{{:fpga:beispielpciegpio:qsysaddcomponent3.png?600|}}
+\\
+Im Register //Library Info// können noch einige Paramter eingestellt werden wie zum Beispiel der Name der Komponente.\\
+\\
+{{:fpga:beispielpciegpio:qsysaddcomponent4.png?600|}}
+\\
+Mit Finish wird dann automatisch ein TCL Skript erstellt das im gleichen Ordner wie das Top File der Komponente abgelegt wird. Damit Qsys die erstellte Komponente beim erneuten Aufstarten wieder findet muss der Pfad unter //Tools->Options// noch eingetragen werden.\\
+\\
+{{:fpga:beispielpciegpio:qsysaddcomponent5.png?600|}}
+\\
+===== PCIe Block in Qsys erstellen =====
+\\
+Wird in Qsys ein Doppelklick auf den \\IP_Compiler for PCI Express\\ ausgeführt wird eine Komponente zum System hinzugefügt. Im erscheinenden Fenster wählt man folgende Einstellungen:\\
+\\
+{{:fpga:beispielpciegpio:qsyspcie1.png?320|}}{{:fpga:beispielpciegpio:qsyspcie2.png?320|}}
+===== System zusammenfügen =====
+\\
+Mit einem Doppelklick auf die selbst geschriebenen Komponenten kann auch sie eingefügt werden. Alle Anderen Komponenten ausser der PCIe und den nun erschienen GPIO Komponenten können gelöscht werden. Danach müssen noch Verbindungen gezogen und bestimmt werden welche Singale Exportiert werden. Dies geschieht mit einem Klick auf \\Click to Export\\. Das fertige System sollte dann folgendermassen aussehen: \\
+\\
+{{:fpga:beispielpciegpio:qsyspciegpiosystem.png?600}}
+\\
+Wenn man nun unter //System->Assign Base Addresses// klickt sollten alle noch übrigen Error Meldungen verschwinden. Im Register //Address Map// kann man nun das Memory Map des Systems anschauen. Unter dem Register Generate kann mit dem Button //Generate// unten links das Generieren des Systems gestartet werden.
+===== Einfügen des System in ein Design =====
+\\

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