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fpga:start [2013-07-15 14:03] tinnerfpga:start [2022-04-26 15:41] (aktuell) fabian.ditaranto
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-  * [[:software:vhdl:start | VHDL Sprache]] 
-  * [[:software:programmierrichtlinien:vhdl | VHDL Coding Guidelines]] 
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-  * [[fpga:cyclone_iv:start | Altera Cyclone IV]] +  * [[.:cyclone_iv:start | Altera Cyclone IV]] 
-  * [[fpga:Spartan 2:start | Xilinx Spartan 2]] +  * [[.:Spartan 2:start | Xilinx Spartan 2]] 
-  * [[fpga:Spartan 3:start | Xilinx Spartan 3]] +  * [[.:Spartan 3:start | Xilinx Spartan 3]] 
-  * [[fpga:Virtex 2 Pro:start | Xilinx Virtex 2 Pro]]+  * [[.:Virtex 2 Pro:start | Xilinx Virtex 2 Pro]]
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-  * [[fpga:Boards:DE0_Nano:start | Altera DE0-Nano]] +  * [[.:Boards:DE0_Nano:start | Altera DE0-Nano]] 
-  * [[fpga:Cyclone IV:Altera DE2_115 | Altera DE2-115]] +  * [[.:Cyclone IV:Altera DE2_115 | Altera DE2-115]] 
-  * [[fpga:spartan_3:xilinx_xc3s200_starter_board | Xilinx Spartan-3]]+  * [[.:spartan_3:xilinx_xc3s200_starter_board | Xilinx Spartan-3]] 
 +  * [[.:Virtex 2 Pro:XUPV2P | Digilent Xilinx XUPV2P]]
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   * [[Software:quartus_ii_web_edition:start | Altera Quartus II]]   * [[Software:quartus_ii_web_edition:start | Altera Quartus II]]
   * [[Software:ise_webpack:start | Xilinx ISE]]   * [[Software:ise_webpack:start | Xilinx ISE]]
-  * [[fpga:Modelsim:start | ModelSim]] +  * [[Software:Modelsim:start | ModelSim]] 
-  * [[fpga:Qsys:start | Qsys]]+  * [[.:Qsys:start | Qsys]]
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 <box 48% left | **Beispiele**> <box 48% left | **Beispiele**>
-   * [[fpga:BeispielPCIeGPIO:start | PCIe mit GPIO Block]]+   * [[.:BeispielPCIeGPIO:start | PCIe mit GPIO Interface]] 
 +   * [[.:VHDLLibrary:start | NTB VHDL Library]]
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