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| embedded_systems:zynq7000:mapping_flink1 [2021-03-08 18:44] – Urs Graf | embedded_systems:zynq7000:mapping_flink1 [2021-11-05 11:46] (aktuell) – Urs Graf | ||
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| ====== Pin Mapping for flink1 Configuration ====== | ====== Pin Mapping for flink1 Configuration ====== | ||
| - | ^FPGA pin^flink device^channel number^FPGA pin^flink device^channel number^FPGA pin^flink device^channel number^ | + | |
| - | |B19|gpio|0|H15|gpio|33|W15|gpio|66| | + | |
| - | |B20|:::|1|J14|:::|34|U14|:::|67| | + | <WRAP blindtable 100%> |
| - | |A20|:::|2|G15|:::|35|U18|:::|68| | + | <WRAP blindcell 30%> |
| - | |E17|:::|3|N15|:::|36|U15|:::|69| | + | |
| - | |D19|:::|4|L14|:::|37|U19|:::|70| | + | ^FPGA Pin^Flink Device^Flink Channel^ |
| - | |D18|:::|5|N16|:::|38|N18|:::|71| | + | |B19|gpio|0| |
| - | |E19|:::|6|L15|:::|39|N20|:::|72| | + | |B20|:::|1| |
| - | |F17|:::|7|M14|:::|40|T15|:::|73| | + | |A20|:::|2| |
| - | |L19|:::|8|K16|:::|41|R14|:::|74| | + | |E17|:::|3| |
| - | |M19|:::|9|M15|:::|42|Y16|:::|75| | + | |D19|:::|4| |
| - | |L20|:::|10|J16|:::|43|W14|:::|76| | + | |D18|:::|5| |
| - | |M20|:::|11|V18|:::|44|Y17|:::|77| | + | |E19|:::|6| |
| - | |M17|:::|12|W19|:::|45|Y14|:::|78| | + | |F17|:::|7| |
| - | |K19|:::|13|N17|:::|46|T16|:::|79| | + | |L19|:::|8| |
| - | |M18|:::|14|P15|:::|47|V15|:::|80| | + | |M19|:::|9| |
| - | |J19|:::|15|P18|:::|48|T10|:::|81| | + | |L20|:::|10| |
| - | |L16|:::|16|Y19|:::|49|U12|:::|82| | + | |M20|:::|11| |
| - | |K17|:::|17|W16|::: | + | |M17|:::|12| |
| - | |L17|:::|18|R16|:::|51|V12|:::|84| | + | |K19|:::|13| |
| - | |K18|:::|19|T17|:::|52|V13|:::|85| | + | |M18|:::|14| |
| - | |H16|:::|20|R17|:::|53|W13|:::|86| | + | |J19|:::|15| |
| - | |J18|:::|21|R18|:::|54|T14|:::|87| | + | |L16|:::|16| |
| - | |H17|:::|22|V17|:::|55|P14|:::|88| | + | |K17|:::|17| |
| - | |H18|:::|23|W18|:::|56|T11|ADC128S102|DIN| | + | |L17|:::|18| |
| - | |G17|:::|24|P19|:::|57|T19|:::|SCLK| | + | |K18|:::|19| |
| - | |F19|:::|25|P20|:::|58|R19|:::|CS| | + | |H16|:::|20| |
| - | |G18|:::|26|T20|:::|59|T12|:::|DOUT| | + | |J18|:::|21| |
| - | |F20|:::|27|V20|:::|60|D20|AD7476|SCLK| | + | |H17|:::|22| |
| - | |G19|:::|28|U20|:::|61|F16|:::|CS| | + | |H18|:::|23| |
| - | |J20|:::|29|W20|:::|62|E18|:::|DATA| | + | |G17|:::|24| |
| - | |G20|:::|30|Y18|:::|63| | + | |F19|:::|25| |
| - | |H20|:::|31|V16|:::|64| | + | |G18|:::|26| |
| - | |K14|:::|32|U17|:::|65| | + | |F20|:::|27| |
| + | |G19|:::|28| | ||
| + | |J20|:::|29| | ||
| + | |G20|:::|30| | ||
| + | |H20|:::|31| | ||
| + | |K14|:::|32| | ||
| + | |||
| + | </ | ||
| + | <WRAP blindcell 30%> | ||
| + | |||
| + | ^FPGA Pin^Flink Device^Flink Channel^ | ||
| + | |H15|GPIO|33| | ||
| + | |J14|:::|34| | ||
| + | |G15|:::|35| | ||
| + | |N15|:::|36| | ||
| + | |L14|:::|37| | ||
| + | |N16|:::|38| | ||
| + | |L15|:::|39| | ||
| + | |M14|:::|40| | ||
| + | |K16|:::|41| | ||
| + | |M15|:::|42| | ||
| + | |J16|:::|43| | ||
| + | |V18|:::|44| | ||
| + | |W19|:::|45| | ||
| + | |N17|:::|46| | ||
| + | |P15|:::|47| | ||
| + | |P18|:::|48| | ||
| + | |Y19|:::|49| | ||
| + | |W16|::: | ||
| + | |R16|:::|51| | ||
| + | |T17|:::|52| | ||
| + | |R17|:::|53| | ||
| + | |R18|:::|54| | ||
| + | |V17|:::|55| | ||
| + | |W18|:::|56| | ||
| + | |P19|:::|57| | ||
| + | |P20|:::|58| | ||
| + | |T20|:::|59| | ||
| + | |V20|:::|60| | ||
| + | |U20|:::|61| | ||
| + | |W20|:::|62| | ||
| + | |Y18|:::|63| | ||
| + | |V16|:::|64| | ||
| + | |U17|:::|65| | ||
| + | |||
| + | </ | ||
| + | <WRAP blindcell 30%> | ||
| + | |||
| + | ^FPGA Pin^Flink Device^Flink Channel^ | ||
| + | |W15|GPIO|66| | ||
| + | |U14|:::|67| | ||
| + | |U18|:::|68| | ||
| + | |U15|:::|69| | ||
| + | |U19|:::|70| | ||
| + | |N18|:::|71| | ||
| + | |N20|:::|72| | ||
| + | |T15|:::|73| | ||
| + | |R14|:::|74| | ||
| + | |Y16|:::|75| | ||
| + | |W14|:::|76| | ||
| + | |Y17|:::|77| | ||
| + | |Y14|:::|78| | ||
| + | |T16|:::|79| | ||
| + | |V15|:::|80| | ||
| + | |T10|:::|81| | ||
| + | |U12|:::|82| | ||
| + | |U13|:::|83| | ||
| + | |V12|:::|84| | ||
| + | |V13|:::|85| | ||
| + | |W13|:::|86| | ||
| + | |T14|:::|87| | ||
| + | |P14|:::|88| | ||
| + | |||
| + | ^FPGA Pin^Flink Device^ADC Pin^ | ||
| + | |T11|ADC128S102|DIN| | ||
| + | |T19|:::|SCLK| | ||
| + | |R19|:::|CS| | ||
| + | |T12|:::|DOUT| | ||
| + | |||
| + | ^FPGA Pin^Flink Device^ADC Pin^ | ||
| + | |D20|AD7476|SCLK| | ||
| + | |F16|:::|CS| | ||
| + | |E18|:::|DATA| | ||
| + | |||
| + | </ | ||
| + | </ | ||
| + | |||