Unterschiede

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--- embedded_systems:zynq7000:mapping_flink2 [2021-09-24 15:37] – Laszlo Arato
+++ embedded_systems:zynq7000:mapping_flink2 [2024-01-05 09:50] (aktuell) – Laszlo Arato
@@ Zeile 1: / Zeile 1: @@
 ====== Pin Mapping for flink2 Configuration ======
-{{:embedded_systems:zynq7000:hardware_b.2_marked_x.jpg?800|}}
+{{:embedded_systems:zynq7000:breakout_board_mit_pinregionen_-_mit_xadc - 2024.jpg?800|}}
 <WRAP blindtable 100%>
@@ Zeile 7: / Zeile 7: @@
 ^FPGA Pin^Flink Device^Flink Channel^
-|B19|GPIO|0|
+|M17|GPIO|0|
-|B20|:::|1|
+|K19|:::|1|
-|A20|:::|2|
+|M18|:::|2|
-|E17|:::|3|
+|J19|:::|3|
-|D19|:::|4|
+|L16|:::|4|
-|D18|:::|5|
+|K17|:::|5|
-|E19|:::|6|
+|L17|:::|6|
-|F17|:::|7|
+|K18|:::|7|
-|L19|:::|8|
+|H16|:::|8|
-|M19|:::|9|
+|J18|:::|9|
-|L20|:::|10|
+|H17|:::|10|
-|M20|:::|11|
+|H18|:::|11|
-|M17|:::|12|
+|G17|:::|12|
-|K19|:::|13|
+|F19|:::|13|
-|M18|:::|14|
+|G18|:::|14|
-|J19|:::|15|
+|F20|:::|15|
-|L16|:::|16|
+|G19|:::|16|
-|K17|:::|17|
+|J20|:::|17|
-|L17|:::|18|
+|G20|:::|18|
-|K18|:::|19|
+|H20|:::|19|
-|H16|:::|20|
+|K14|:::|20|
-|J18|:::|21|
+|H15|:::|21|
-|H17|:::|22|
+|J14|:::|22|
-|H18|:::|23|
+|G15|:::|23|
-|G17|:::|24|
-|F19|:::|25|
+^FPGA Pin^Flink Device^Flink Channel^
-|G18|:::|26|
+|N15|PPWA|0|
-|F20|:::|27|
-|G19|:::|28|
+^FPGA Pin^Flink Device^Function^
-|J20|:::|29|
+|L14|TCRT1000|Trig|
-|G20|:::|30|
+|N16|:::|Address 0|
-|H20|:::|31|
+|L15|:::|Address 1|
-|K14|:::|32|
+|M14|:::|Address 2|
-|H15|GPIO|33|
+|K16|:::|Address 3|
-|J14|:::|34|
-|G15|:::|35|
 </WRAP>
@@ Zeile 72: / Zeile 70: @@
 |N18|:::|22|
 |N20|:::|23|
-^FPGA Pin^Flink Device^Flink Channel^
-|N15|PPWA|0|
-|L14|:::|1|
-|N16|:::|2|
-|L15|:::|3|
-|M14|:::|4|
-|K16|:::|5|
 ^FPGA Pin^Flink Device^Flink Channel^
@@ Zeile 86: / Zeile 76: @@
 |N17|:::|TX[1]|
 |P15|:::|RX[1]|
-</WRAP>
-<WRAP blindcell 30%>
 ^FPGA Pin^Flink Device^Function^
 |M15|Watchdog|PWM|
 |J16|Watchdog|Granted|
+</WRAP>
+<WRAP blindcell 30%>
 ^FPGA Pin^Flink Device^Flink Channel^
@@ Zeile 115: / Zeile 105: @@
 |T11|ADC128S102|DIN|
 |T19|:::|SCLK|
-|R19|:::|CS|
+|R19|:::|CSN|
 |T12|:::|DOUT|
 ^FPGA Pin^Flink Device^ADC Pin^
 |D20|AD7476|SCLK|
-|F16|:::|CS|
+|F16|:::|CSN|
 |E18|:::|DATA|
+^FPGA Pin^XADC Device^Channel^
+|E17|XADC|0[p]|
+|D18|:::|0[n]|
+|M19|:::|1[p]|
+|M20|:::|1[n]|
+|L19|:::|2[p]|
+|L20|:::|2[n]|
+|B19|:::|3[p]|
+|A20|:::|3[n]|
 </WRAP>
 </WRAP>
-====== Altes Pin Mapping for flink2 Configuration ======
-^FPGA pin^flink device^channel number^FPGA pin^flink device^channel number^FPGA pin^flink device^channel number^
-|B19|gpio|0|T10|pwm|0|P19|fqd|0[A]|
-|B20|:::|1|U12|:::|1|P20|:::|0[B]|
-|A20|:::|2|U13|:::|2|T20|:::|1[A]|
-|E17|:::|3|V12|:::|3|V20|:::|1[B]|
-|D19|:::|4|V13|:::|4|U20|:::|2[A]|
-|D18|:::|5|W13|:::|5|W20|:::|2[B]|
-|E19|:::|6|T14|:::|6|Y18|:::|3[A]|
-|F17|:::|7|P14|:::|7|V16|:::|3[B]|
-|L19|:::|8|T15|:::|8|Y19|:::|4[A]|
-|M19|:::|9|R14|:::|9|W16|:::|4[B]|
-|L20|:::|10|Y16|:::|10|R16|:::|5[A]|
-|M20|:::|11|W14|:::|11|T17|:::|5[B]|
-|M17|:::|12|Y17|:::|12|R17|:::|6[A]|
-|K19|:::|13|Y14|:::|13|R18|:::|6[B]|
-|M18|:::|14|T16|:::|14|V17|:::|7[A]|
-|J19|:::|15|V15|:::|15|W18|:::|7[B]|
-|L16|:::|16|U17|:::|16|T11|ADC128S102|DIN|
-|K17|:::|17|W15|:::|17|T19|:::|SCLK|
-|L17|:::|18|U14|:::|18|R19|:::|CS|
-|K18|:::|19|U18|:::|19|T12|:::|DOUT|
-|H16|:::|20|U15|:::|20|D20|AD7476|SCLK|
-|J18|:::|21|U19|:::|21|F16|:::|CS|
-|H17|:::|22|N18|:::|22|E18|:::|DATA|
-|H18|:::|23|N20|:::|23|
-|G17|:::|24|N15|PPWA|0|
-|F19|:::|25|L14|:::|1|
-|G18|:::|26|N16|:::|2|
-|F20|:::|27|L15|:::|3|
-|G19|:::|28|M14|:::|4|
-|J20|:::|29|K16|:::|5|
-|G20|:::|30|V18|UART|tx[0]|
-|H20|:::|31|W19|:::|rx[0]|
-|K14|:::|32|N17|:::|tx[1]|
-|H15|:::|33|P15|:::|rx[1]|
-|J14|:::|34|M15|Watchdog|pwm|
-|G15|:::|35|J16|Watchdog|granted|

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